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Gate-level design methodology for side-channel resistant logic styles using TFETs

Delgado-Lozano, Ignacio M. ; Tena-Sánchez, Erica; Núñez, Juan; Acosta, Antonio J.

Tipo: Artículo
Año de Publicación: 2022
Volumen: 14
Número: 2
Páginas: 99 - 102
Acceso abierto: Vía verde
Fuente Nº Citas Fecha Actualización
scopus215-06-2024
wos208-06-2024
Dimensions
PlumX
Altmetric

Año: 2022

Journal Impact Factor (JIF): 1,6

CategoríaEdiciónPosiciónCuartilTercilDecil
COMPUTER SCIENCE, SOFTWARE ENGINEERINGSCIE74/108Q3T3D7
COMPUTER SCIENCE, HARDWARE & ARCHITECTURESCIE44/54Q4T3D9

Año: 2022

Journal Citation Indicator (JCI): 0,420

CategoríaPosiciónCuartilTercilDecilPercentil
COMPUTER SCIENCE, HARDWARE & ARCHITECTURE41/63Q3T2D735,71
COMPUTER SCIENCE, SOFTWARE ENGINEERING91/132Q3T3D731,44

Año:

2022

CiteScore:

2,600

CategoríaPosiciónCuartilTercilDecil
Computer Science (all)113/233Q2T2D5
Control and Systems Engineering156/286Q3T2D6

SJR año:

2022

Factor de Impacto:

0,407

CategoríaPosiciónCuartilTercilDecil
Computer Science (miscellaneous)139/341Q2T2D5
Control and Systems Engineering133/279Q3T2D5
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Agencia Código de Proyecto
Consejeria de Economia, Conocimiento, Empresas y Universidad de la Junta de AndaluciaUS-1380876; US-1380823; 952622
European Union952622; 804476
HPY Research Foundation-
Programa Operativo FEDER-
Spanish Government through FEDERTEC2017-87052-P; PID2020-116664RB-I00
Nota: los datos sobre financiación provienen de la WOS
# Autor Afiliación
1Delgado-Lozano, Ignacio M. Tampereen Yliopisto (Finland)
2Tena-Sánchez, EricaUniversidad de Sevilla (Spain)
3Núñez, JuanUniversidad de Sevilla (Spain)
4Acosta, Antonio J.Universidad de Sevilla (Spain)