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Single phase clock scheme for mobile logic gates

Pettenghi, H. ; Avedillo, M. J.; Quintana, J. M.

Tipo: Artículo
Año de Publicación: 2006
Volumen: 42
Número: 24
Páginas: 1382 - 1383
Fuente Nº Citas Fecha Actualización
scopus1029-10-2024
wos829-10-2024
Dimensions
PlumX
Altmetric

Año: 2006

Journal Impact Factor (JIF): 1.0630

CategoríaEdiciónPosiciónCuartilTercilDecil
ENGINEERING, ELECTRICAL & ELECTRONICSCIE69/206Q2T1D4

Año: 2017

Journal Citation Indicator (JCI): 0,480

CategoríaPosiciónCuartilTercilDecilPercentil
ENGINEERING, ELECTRICAL & ELECTRONIC177/306Q3T2D642,32

Año:

2011

CiteScore:

2,500

CategoríaPosiciónCuartilTercilDecil
Electrical and Electronic Engineering162/589Q2T1D3

SJR año:

2006

Factor de Impacto:

0,830

CategoríaPosiciónCuartilTercilDecil
Electrical and Electronic Engineering102/527Q1T1D2
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# Autor Afiliación
1Pettenghi, H. CSIC - Instituto de Microelectronica de Sevilla (IMS-CNM) (Spain)
2Avedillo, M. J.CSIC - Instituto de Microelectronica de Sevilla (IMS-CNM) (Spain)
3Quintana, J. M.CSIC - Instituto de Microelectronica de Sevilla (IMS-CNM) (Spain)